TSMC đặt mục tiêu chip 1 nm với 200 tỷ transistor và đóng gói 3D vượt nghìn tỷ

Tại hội nghị IEDM, TSMC công bố lộ trình công nghệ táo bạo: không chỉ dừng lại ở chip nhiều chiplet tích hợp (multi-chiplet) với hơn một nghìn tỷ transistor trên một package, hãng còn nhắm tới phát triển chip monolithic (trên một miếng silicon duy nhất) đạt 200 tỷ transistor — tất cả trên tiến trình 1 nm (A10) vào trước năm 2030. Để hiện thực hóa mục tiêu này, TSMC xác nhận đang phát triển các node 2nm-class N2 và N2P, cùng tiến trình 1,4nm (A14) hướng tới A10. Ngoài ra, họ cũng đầu tư mạnh vào công nghệ đóng gói tiên tiến như CoWoS, InFO, SoIC để hỗ trợ tích hợp chiplet 3D, giúp “gom” nhiều transistor vào một khối mà vẫn giữ hiệu năng và kiểm soát điện năng.

TSMC nhìn nhận rõ ràng xu hướng thiết kế chip trong tương lai sẽ phụ thuộc cả vào node logic lẫn khả năng đóng gói: nếu chỉ thu nhỏ mấu transistor mà không có giải pháp đóng gói tốt, khó để vượt ngưỡng transistor khổng lồ. Hãng kỳ vọng rằng công nghệ đóng gói sẽ cho phép các giải pháp multi-chiplet với tổng transistor vượt nghìn tỷ, đồng thời chip đơn (monolithic) vẫn sẽ cải thiện về mặt độ phức tạp — nhưng nó sẽ dừng lại khi đạt khoảng 200 tỷ transistor vì thách thức kỹ thuật và chi phí.

Mặc dù việc sản xuất chip 1 nm và chip đơn 200 tỷ transistor còn đầy rẫy khó khăn — từ độ sai lệch lớp, hiệu suất năng lượng, quản lý nhiệt — TSMC vẫn tự tin rằng trong 5–6 năm tới họ có thể đẩy lùi rào cản. Nếu thành công, chip 1 nm monolithic 200 tỷ transistor sẽ là bước nhảy lớn trong ngành bán dẫn, mở đường cho các bộ vi xử lý và GPU có sức mạnh vượt bậc trong diện tích nhỏ hơn và tiêu thụ điện thấp hơn.